Giảng viên
TS. Lê Thái Hà
Số lượng
30
Thời gian
4 tháng
Giấy chứng nhận
Có
Lý thuyết
7 giờ
Thực hành
20 giờ
Tên khóa học: Verification for Low power design
Mã số: VLPD
Nội dung đào tạo
- Low power design introduction – 1 lecture
- Impact of LPD on Digital design – 1 lecture
- Power management bugs – 3 lectures
- VMM-LP Class Library – 2 lectures
Mục đích đào tạo
- Học viên có thể hiểu được các bước quan trọng trong quá trình verify các thiết kế low-power chip.
Tài liệu tham khảo
- Verification Methodology Manual for Low Power
Đăng ký ngay
Họ và tên
Số điện thoại
Chương trình học
Courses
✔
{{ course }}
Lời nhắn
CHÚC MỪNG!
Bạn đã đăng ký thành công! Chúng tôi sẽ liên hệ sớm nhất ngay khi có thông tin của lớp học!